全球最大的晶圆代工（半导体代工）企业台湾台积电宣布计划于 2026 年量产 1.6 纳米（nm），引发了三星电子和英特尔在超精细工艺领域的竞争。
据业内人士及外媒4月25日报道，台积电于当地时间4月24日在美国加州圣克拉拉举行的技术研讨会上正式宣布，将于2026 年下半年开始量产1.6纳米工艺。这是台积电首次正式确定其1.6纳米工艺计划。此前，台积电曾宣布计划于2025年量产2纳米，2027年量产1.4纳米。
三星电子还计划在 2025 年生产 2 纳米工艺，并在 2027 年生产 1.4 纳米工艺，但尚未宣布 1.6 纳米工艺的计划。三星计划在2025年开始量产2纳米工艺，专注于移动设备，到2027年逐步将应用扩展到高性能计算（HPC）和人工智能（AI），并在2027 年开始量产1.4纳米工艺。。
台积电宣布 1.6 纳米工艺被解读为对英特尔近期举措的回应，英特尔最近宣布打算开始量产 1.8 纳米工艺。
英特尔近日宣布其下一代代工工艺18A（1.8纳米）预计将于今年年底投入量产，并已锁定微软为大客户，引发关注。值得注意的是，英特尔领先于竞争对手台积电和三星电子，完成了对先进代工工艺至关重要的High NA（高数值孔径）EUV（极紫外）光刻设备的引进。
众所周知，荷兰公司 ASML 生产的高数值孔径 EUV 对于下一代 2 纳米工艺的开发至关重要。英特尔是业内率先采购该设备的公司，并计划通过几个阶段的调整，将其用于制定先进工艺路线图。
英特尔计划将下一代 EUV 与现有 EUV 设备一起用于先进芯片的开发和制造，从 2025 年英特尔 18A 的产品验证开始，直至英特尔 14A 的量产。
对此，台积电表示，由于英伟达等AI芯片公司的无尽需求，其开发A16芯片制造工艺的速度比预期更快，有消息称，其表示将不再需要ASML的下一代High NA EUV光刻机 。
2nm以夏芯片的下一步是什么？
至少在 2030 年之前，半导体行业相当确定如何设计和制造新芯片，但在此之后还存在一些不确定性。
2030 年之后，半导体行业可能会扩展当今的技术或迁移到新的技术。例如，在研发方面，业界正在研究几种未来晶体管候选产品，例如 2D FET、CFET 等，以便在遥远的未来实现新型先进芯片。Chiplet 也是一个新兴的选择。
在最近于旧金山举行的 IEEE 国际电子器件会议 (IEDM) 上的各种论文中介绍了这些技术的最新进展。
晶体管是芯片中的关键构建模块，是一种微型结构，可充当设备中的开关。每个先进芯片都有数十亿个晶体管。多年来，芯片主要由平面晶体管组成。平面晶体管仍在当今的芯片中使用，但它们有一定的局限性。
作为回应，英特尔于 2011 年转向了一种名为 finFET 的新型高性能晶体管。英特尔和其他公司很快就推出了使用 finFET 的各种芯片，例如 GPU 和处理器。
现在，finFET 面临一些限制。因此，从 3nm 或 2nm 节点开始，半导体行业将采用一种称为环栅 (GAA) 的新型晶体管技术。
在 3 纳米技术领域，三星最近制造并发货了世界上第一款基于 GAA 晶体管技术（称为纳米片 FET）的芯片。在研发方面，英特尔和台积电也在开发 2 纳米纳米片 FET 工艺。
根据 TEL 在 IEDM 上的演示，纳米片 FET 晶体管预计将在 2027/2028 年扩展到 14A 节点，但可能在 2029 年达到 10A 节点的极限。
下一步是什么？业界在路线图上提出了几种新的晶体管类型，但没有具体的内容。未来的晶体管类型面临着一些制造和成本挑战。
不过，目前路线图上的下一种晶体管类型称为互补 FET (CFET)。据 TEL 称，CFET 可能会在 2029 年出现在 10A 节点。
在 IEDM 上，Imec、英特尔、三星和台积电发表了有关 CFET 的论文。英特尔展示了栅极间距为 60 纳米的 CFET。“我们规模最大的器件由 3 个 pMOS 纳米带顶部的 3 个 nMOS 组成，垂直间距为 30 纳米，”来自英特尔的 Marko Radosavljevi? 在 IEDM 的一篇论文中说道。
据 TEL 称，CFET 可能会在 2035 年扩展到 3A 节点。然后，该行业可能会转向基于二维的晶体管，其中包含过渡金属二硫族化物沟道材料。在 IEDM 上，台积电发表了一篇关于具有 12nm nMOS 接触长度和 10nm 栅极长度的 2D 器件的论文。
其他未来技术也在研发中，例如碳纳米管 FET 和 Forksheet FET。
现在还有其他可用的选项。目前，一些设备正在使用小芯片（chiplet），将不同的芯片集成在一个封装中。Chiplet 将在未来发挥重要作用。
IBM：通向 1 纳米及以上芯片的道路
IBM 研究人员在2022年的 IEDM 会议上展示了一系列创新，展示了超越纳米片器件和铜互连的未来，为不久的将来节点为 1 纳米及以上的半导体奠定了基础。
我们的世界由计算机芯片提供动力。现在看看你的周围，不可避免地有无数的设备运行在半导体上，从计算机和手机等显而易见的设备，一直到烤面包机和汽车等设备。我们对设备的需求不断增加，这意味着我们需要更强大、更节能的芯片。
多年来，半导体创新的步伐一直受到摩尔定律的推动，该定律指出，大约每两年，微芯片上的晶体管数量就会增加一倍。近年来，随着我们遇到了用于开发芯片的材料的物理极限，这种预测已经放缓。2021年，IBM研究院推出了全球首款2纳米节点芯片，也是全球最小的。在此之前，近年来出现了一系列不断缩小芯片节点的创新。虽然业界距离充分利用 2 纳米突破还剩几年的时间，但 IBM 研究中心始终关注未来的发展。
IBM已经确定了两项重大突破，我们相信这两项突破将引导我们走上一条设计针对 1 纳米及以上工艺的计算机芯片节点的道路。两者均已在2022年旧金山举行的 IEEE 国际电子器件会议 (IEDM) 上进行了展示。
一、互联3.0
在计算机芯片中，半导体中组件之间的布线称为互连。这就是电流在芯片中各个晶体管之间、存储器、处理单元和任何其他组件之间流动的方式——允许这种传输发生的互连越有效，芯片的效率就越高。几十年来，芯片之间最先进的互连都是由铝制成的——直到 1997 年。
那一年，IBM 宣布通过使用铜代替铝进行互连，可以使微芯片变得更小、速度更快。铜线的导电电阻比铝线低约 40%，这意味着处理速度提高约 15%。在过去的几十年里，这种巨大的转变导致铜成为互连的行业标准。
但与硅的情况一样，我们正在接近铜线所能达到的物理极限。在通往 1 纳米及以上的道路上，我们相信细小的铜线的有效性开始减弱。IBM 研究人员一直在寻找继铜之后会出现什么，答案可能会在金属钌中找到。
铜互连始终需要阻挡衬里材料来形成适当的布线结构。随着器件缩小，可用于铜布线和衬垫材料的空间变得更小。钌可以扩展到 1 纳米及以上节点，并且仍然是一种有效的导体，因此不需要衬垫，这有助于节省空间。通过减色图案化方法形成的钌也有可能用于一种新型互连集成方案，称为顶通孔集成。在这种情况下，互连通孔形成在导线的顶部，而不是导线的下方，从而允许为最关键的互连层形成连续的导线和自对准通孔。此外，通过这种顶通孔集成牢固地形成嵌入式气隙，从而减少互连寄生电容，也将有助于实现更快、更低功耗的芯片。
IBM 的团队三年多来一直致力于研究钌的潜力，并且坚信这种贵金属是取代铜的有力竞争者。研究人员使用极紫外光刻 (EUV) 双图案在奥尔巴尼现有的机器上创建测试结构。这使得目前可用的当前一代 EUV 机器实现了这一突破，并将扩展到下一代高数值孔径 EUV 机器。我们将此称为“互连 3.0”，以反映超越铝和铜的新时代。
在接下来的几年里，研究人员计划改进他们的测试，以达到生产完全可行的芯片的程度。但他们相信，对于 1 纳米及以上节点的钌，通向“互连 3.0”的道路是明确的。
二、VTFET的性能
在2021年的 IEDM 会议上，IBM 推出了 VTFET，一种设计半导体的新方法。使用 VTFET，晶体管组件垂直堆叠在一起，而不是横向堆叠，这是自计算机时代诞生以来设计芯片的标准。这极大地增加了单个芯片上可以安装的晶体管数量，就像摩天大楼城市的人口密度远高于联排别墅郊区的人口密度一样。
在2022年的 IEDM 会议上，该团队宣布他们已经在实际硅硬件中展示的最佳芯片上实现了技术目标 90% 的设备性能。该小组的研究表明，VTFET 设计的规模可以远远超出 IBM Research于 2021 年首次推出的最先进的 2 纳米节点纳米片设计的性能。
虽然用于 2nm 芯片的纳米片技术还有很多年的使用时间（大多数公司甚至还没有发布商业上可行的 2nm 芯片），但 IBM Research 始终关注接下来会发生什么。
2021年的时候，我们断言 VTFET 设计代表了构建下一代晶体管的巨大飞跃，这将在未来几年推动更小、更强大、更节能的设备的发展趋势。现在，从最新的硅硬件结果可以清楚地看出，VTFET 的性能能力可以支持这些说法。就像我们在 2015 年争论的那样，要大规模生产 7nm 芯片，行业必须采用 EUV 技术——现在它已经成为行业标准。同样，2017 年，IBM 研究部表示，纳米片器件结构将是 FinFET 之外的下一个器件架构，可大规模生产更小、更高效的器件，业界现已在 3nm 和 2nm 节点中采用这种结构。我们相信 VTFET 是后纳米片时代下一代创新芯片设计的可行选择。
将 VTFET 的空间和效率增益与通过 EUV 双图案互连实现顶部通孔的减法钌线的潜力相结合，我们看到在 1nm 节点及更高节点上实现更小、更高效的器件还有很长的路要走。
