据BusinessKorea报道，三星电子正在加快3D DRAM的研究和开发，这家半导体巨头已经开始加强相关团队建设，比如招聘人员。三星电子还在考虑增加DRAM晶体管的栅极（电流门）和通道（电流路径）之间的接触面。这意味着三面接触的FinFet技术和四面接触的Gate-all-around（GAA）技术可以用于DRAM生产。此外，美光科技和SK海力士也在考虑开发3D DRAM。
3D DRAM虽困难重重
随着 2D DRAM 缩放难度增大，研发投入、制造成本以及良率控制问题日益突出。在技术节点不断微缩的过程中，单位面积内增加更多比特所需的投资呈非线性增长，而性能提升和成本节省却可能不如预期。这种成本效益的失衡使得继续沿用传统路径进行 DRAM 缩放不再经济可行，成为产业难以回避的财务难题。
随着数据量爆炸性增长，尤其是云计算、人工智能、大数据分析等领域对高速、大容量、低延迟内存的需求持续攀升，市场对更高密度、更低功耗、更大带宽的 DRAM 产品有着强烈需求。然而，现有 2D DRAM 技术的发展速度已无法满足这些需求的增长速度，形成了供需之间的矛盾，进一步加剧了 DRAM 不再有效缩放问题的紧迫性。
为了解决这个难题，业内常见的有High Bandwidth Memory (HBM)、Computational In-Memory (CIM)、Emerging Memories（新型存储器）、CXL等技术，它们旨在通过不同的方式（如堆叠封装、计算与存储一体化、采用新材料新机制等）来绕过传统 2D DRAM 的缩放限制，提升存储密度和性能。
有望2025年问世
4 月 1 日消息，据外媒 Semiconductor Engineering 报道，三星电子在行业会议 Memcon 2024 上表示计划于 2025 年后在业界率先进入 3D DRAM 内存时代。
DRAM 内存行业将于本十年后期将线宽压缩至 10nm 以下。而在如此精细的尺度下，现有设计方案难以进一步扩展，业界因此正在探索包括 3D DRAM 在内的多种创新型内存设计。
三星在 Memcon 2024 的幻灯片上展示了两项 3D DRAM 内存新技术，包括垂直通道晶体管（Vertical Channel Transistor）和堆叠 DRAM（Stacked DRAM）。
相较于传统的晶体管结构，垂直通道晶体管将沟道方向从水平变为垂直，可大幅减少器件面积占用，但提升了对刻蚀工艺精度的要求。
相较现有 2D DRAM 结构，堆叠 DRAM 可充分利用 z 方向空间，在较小面积中容纳更多存储单元，单芯片容纳提升至 100G 以上。
3D DRAM 市场有望于 2028 年达到 1000 亿美元（IT之家备注：当前约 7240 亿元人民币）。为了同其他主要内存制造商竞争，三星已于今年初在美国硅谷开设了一家新的 3D DRAM 研发实验室。
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