3D IC 集成与硅通孔（TSV）互连
童志义
( 中国电子科技集团公司第四十五研究所)
摘要：
介绍了 3 维封装及其互连技术的研究与开发现状， 重点讨论了垂直互连的硅通孔（ TSV ）互连工艺的关键技术及其加工设备面临的挑战， 提出了工艺和设备开发商的应对措施并探讨了3D TSV 封装技术的应用前景。
近年来，叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术，简称 3D 封装,是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及 SDRAM 的叠层封装。
随着 CMOS 工艺开发的不断发展，继续等比例缩小的局限越发明显，系统设计师们开始越来越多地转向多芯片封装，而不是继续依赖在单一芯片上集成更多的器件来提高性能。为了在叠层芯片封装中实现多芯片间的互连，目前仍采用引线键合技术，将芯片边缘的 I/O 端都连接到封装基板上。但随着电路密度和复杂性的持续增长，以及由此引发的互连过程中信号拥堵情况的加剧，使得采用这种方法还是无法解决频宽和功耗问题。最新的 3D 叠层芯片技术采用直接穿过有源电路的多层互连结构，有望显著提高系统性能。
在传统的集成电路技术中，作为互连层的多层金属位于 2D 有源电路上方，互连的基本挑战是全局互连的延迟，特别随着等比例缩小的持续进行，器件密度不断增加，延迟问题就更为突出。为了避免这种延迟，同时也为了满足性能、频宽和功耗的要求，设计人员开发出在垂直方向上将芯片叠层的新技术，这样可以穿过有源电路直接实现高效互连。
向 3D 集成的转化还可以降低功耗。据报道，IBM 在 90 nm 节点的微处理器工艺中互连的线长度约为 15 mm，该处理器 50%以上的有源开关功耗都用于驱动互连线，并且 90%以上的功率实际上是由 10%的长互连线消耗的。但通过采用 3D 架构，可以将芯片折叠到它自己的上面，减小了互连线长度，这样不仅会极大地提高电路性能，还会极大地降低电路的功耗。
手机和其他一些应用需要更加创新的芯片级封装（CSP）解决方案。起先，小于 0.8 mm 间距的CSP 和密间距球栅阵列封装(FBGA)已经能够满足要求。但是，PCB 板和封装转接板的布线限制规定0.50 或 0.40 mm 是 CSP 封装最小的实用间距，这使得在 x 和 y 方向上提高封装密度非常困难。现在系统设计师为了手机和其他很多紧凑型消费品，不得不选择用 3D 封装来开发 z 方向上的潜力。
因为裸片堆叠 CSP 在开发 z 方向空间 (即高度)的同时还保持了其 x 和 y 方向上的元件尺寸(厚度即使增加也是非常小)，这种封装已经被很多手机应用所接受。裸片堆叠 CSP 封装的主要缺点是，如果堆叠中的一层集成电路出现问题，所有堆叠的裸片都将失效。
3D 封装可以通过两种方法实现：封装内的裸片堆叠；封装内的封装堆叠或称封装堆叠(如图 1)。
1 芯片堆叠的互连
从图 1 可知，芯片间的互连是采用金丝球焊的方式来完成的，这要求金丝球形成高度必须小于75 μm，当多个芯片堆叠时，对金丝球焊的要求更高，即要求金丝球焊的高度更低。IMEC、Fraun-hofe-Berlin 和富士通等公司联合推出“聚合物中芯片”工艺，它不采用金丝球焊，而采用硅垂直互连的直接芯片 / 圆片堆叠，将芯片减薄后嵌入到薄膜或聚合物中，见图 2。它的关键技术是：①通孔，采用DRIE(深反应离子刻蚀)制备硅孔，如采用 SF 6 快速刻蚀硅，在多工艺部的各向异性刻蚀过程中可使用C 4 F 8 钝化通孔侧壁；②通孔填注，在 300 ℃下用TEOS CVD 淀积 SiO 2 绝缘层，然后淀积 TiN/Cu 或TaN/Cu；③圆片与圆片或芯片与圆片之间精确对准，目前最好的对准精度为±1～±2 μm，它限制了该技术的广泛应用；④圆片与圆片键合，可采用硅熔法、聚合物键合法、直接 Cu－Cu 法或 Cu－Sn共晶键合法等。圆片与圆片堆叠技术适用于多芯片数的圆片；芯片与圆片堆叠技术适用于少芯片数的圆片，它要求先选出 KGD，然后将 KGD 粘合到基板圆片上。
封装堆叠已经研发出不同的形式，参见图 2。这种封装使得能够堆叠来自不同供应商和混合集成电路技术的裸片，也允许在堆叠之前进行预烧和检测。
目前有许多种基于堆叠方法的 3D 封装，主要包括：以芯片内功能层基础的、逐层内建连接的片上 3D 集成，由芯片到芯片(die-to-die)堆叠所形成的 3D 叠层封装、或由封装到封装（package-to-pack-age）堆 叠（package-on-package 或 package-in-pack-age）所形成的 3D 叠层封装，以及通过贯穿硅的通孔技术（through-silicon vias，TSV）实现裸片到裸片互连的 3D IC（IC 的 3D 集成）等。在所有的 3-D 封装技术中，TSV 能实现最短、最丰富的 z 方向互连。
2 深硅刻蚀实现 3D 集成封装
3D 集成是指将多层平面器件堆叠起来，并通过穿透硅的 z 方向通孔实现互连的系统级集成方案。在典型的电荷耦合器件(CCD)传感器中，通过芯片间的互连将成像像素单元与 A/D 转换器、DSP、图像处理器和输出 IC 等组件水平地连接起来。不过这种互连方法限制了取样速率和分辨率。而在 3D VISA 设计中，这些芯片经由穿透晶圆的通孔垂直地连接起来(图 3)。
从概念上来讲，3D 集成能够在减少芯片面积的同时缓解互连延迟问题。如果用垂直方向的短互连线来代替二维结构中大量的长互连线，就能够使逻辑电路的性能大大提高。例如，通过将关键路径上的逻辑门放置在多个有源层上，就能够将它们非常紧密地排布起来。也可以将电压和 / 或性能要求不同的电路放置在不同的层上，通过 z 方向通孔实现互连。硅通孔 TSV 对于 3D-IC 的制造工艺而言
至关重要。
2.1 使用 FEOL 先通孔
俗称的“先通孔”技术是在最初的硅衬底上先形成通孔，即在前道制造工艺的有源层形成前就先形成通孔。如果芯片是针对 3D 应用设计的，那么就可以使用任何目前实际用于 (嵌入式)DRAM 深沟槽电容技术的设备来制作前段制程(FEOL)通孔。目前用于 3D 互连的通孔直径一般为 2～4 mm，而且还可以更小一些，深度 30～50 μm。这是初创公司 Tezzaron 为他们的“超接触”技术所选择的路线。既然通孔与 IC 互连是同时制作在晶圆上的，那么就没有必要额外留出一些不进行片上互连布线的区域。在完成 FEOL 通孔的制作之后将晶圆减薄，直到通孔(一般是钨，也可能是铜)从晶圆背面暴露出来，然后布线并制作背面焊接垫来将晶圆互连到其它的芯片 / 晶圆上。
2.2 使用 BEOL 后通孔
在后道工艺所有器件的工艺完成之后再制作通孔，就被称为“后通孔”。如果选择后段制程（BE-OL）来制作通孔，对应的通孔尺寸稍大，CD 为 5～20 μm，深度为 40～150 μm。需要在 IC 的设计和制造过程中必须留出额外的区域。这样，3D 晶圆代工厂 / 封装厂就可以通过刻蚀这些保留区域而得到通孔。共有两种方法：先刻蚀得到通孔，再装配到操作晶圆上，然后减薄（先通孔方法，via-first）；或先将晶圆键合到另一个芯片 / 晶圆，然后再刻蚀得到通孔 (后通孔方法，via-last)。初创公司 ZyCube 是BEOL 先通孔技术的倡导者，IBM 则支持 BEOL 后通孔技术。
后通孔 TSV还可以细分为两类：一是在后道工艺完成之后就直接在圆片上制作 TSV，或者是在圆片减薄、划片（通常使用绝缘载体膜）之后再制作TSV。
3 硅通孔（ TSV ， Through -Silicon-Via ）技术
3D 封装的发展趋势已经被清楚地确认，穿透硅通孔(TSV)的晶圆封装技术已不断地向高量产发展。然而，许多问题的研究仍然在进行中，比如：对于通孔联结需要怎样的深宽比及哪些填充材料和技术能够满足它们。
穿透硅通孔 (TSV) 将在先进的三维集成电路(3D IC)设计中提供多层芯片之间的互连功能。TSV与目前应用于多层互连的通孔有所不同，一方面是尺寸的差异(直径 1～100 μm，深度 10～400 μm)，另一方面，它们不仅需要穿透组成叠层电路的各种材料，还需要穿透很厚的硅衬底。目前制造商们正在考虑的多种三维集成方案，也需要多种尺寸的TSV 与之配合。等离子刻蚀技术已经广泛应用于存储器和 MEMS 生产的深硅刻蚀工艺，同样也非常适合于制造 TSV。
TSV 作为新一代封装技术，是通过在芯片和芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的最新技术，能够在三维方向使得堆叠密度最大，而外形尺寸最小，大大改善了芯片速度和低功耗性能。
硅通孔技术（TSV）是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术 (见图 4 所示)。与以往的 IC 封装键合和使用凸点的叠加技术不同，TSV 能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和降低功耗的性能。
TSV 技术被看做是一个必然的互连解决方案，是目前倒装芯片和引线键合型叠层芯片解决方案的很好补充。许多封装专家认为 TSV 是互连技术的下一阶段。实际上，TSV 可以很好取代引线键合。
硅通孔技术(TSV)是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。它将集成电路垂直堆叠，在更小的面积上大幅提升芯片性能并增加芯片功能。与以往的IC 封装键合和使用凸点的叠加技术不同，TSV 能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。因此，业内人士将 TSV 称为继引线键合 (Wire Bonding)、TAB 和倒装芯片(FC)之后的第四代封装技术。
由于 TSV 工艺的内连接长度可能是最短的，因此可以减小信号传输过程中的寄生损失和缩短时间延迟。TSV 的发展将受到很多便携式消费类电子产品的有力推动，这些产品需要更长的电池寿命和更小的波形系数。芯片堆叠是各种不同类型的电路互相混合的最佳手段，例如将存储器直接堆叠在逻辑器件上方。
3.1 TSV 工艺
TSV 是通过铜填充或者铜的均匀性淀积进行制作的。其中，铜从通孔底部和侧壁同时开始生长。为了确保通孔顶部附近能够进行速度较慢的放射状生长以获得无孔洞填充结果，电镀系统还采用了一些有机添加剂。以下是所用工艺步骤：
(1) 通过刻蚀或激光熔化在硅晶体中形成通孔；
(2) 通过 PECVD 淀积氧化层；
(3) 通过 PVD、PECVD 或 MOCVD 工艺淀积金属粘附层 / 阻挡层 / 种子层；
(4) 通过电化学反应往通孔中淀积铜金属；
(5) 通过化学机械抛光或研磨和刻蚀工艺去除平坦表面上的铜金属。
TSV 技术不仅可以连接两块芯片内的不同核心，还能将处理器和内存等不同部件连在一起，并通过数千个微小的连线传输数据，比如在硅锗芯片中，通过钻出许多细微的孔洞并以钨材料填充，就能得到 TSV。相比之下，目前的芯片大多使用总线(bus)通道传输数据，容易造成堵塞、影响效率。更加节能也是 TSV 的特色之一。据称，TSV 可将硅锗芯片的功耗降低大约 40％。另外，由于改用垂直方式堆叠成“3D”芯片，TSV 还能大大节约主板空间。尽管目前也有垂直堆叠芯片，但都是通过总线互连，因此不具备 TSV 的高带宽优势，因为 TSV 是直接连接顶部芯片和底部芯片的。
使用 TSV 互连的 3D 芯片堆叠所需的关键技术包括：
(1) 通孔的形成；
(2) 绝缘层、阻挡层和种子层的淀积；
(3) 铜的填充 （电镀）、去除和再分布引线（RDL）电镀；
(4) 晶圆减薄；
(5) 晶圆 / 芯片对准、键合与切片。
这些技术中的大多数对于封装产业来说都是相当新奇的，而且还要冒很大的风险进行巨额的投资。这就是目前 3D 芯片为何仍处于研发阶段的原因，即使对于那些最大的半导体公司也是如此。
TSV 互连尚待解决的关键技术难题和挑战包括：
(1) 通孔的刻蚀—— — 激光 vs. 深反应离子刻蚀(DRIE)；
(2) 通孔的填充—— — 材料(多晶硅、铜、钨和高分子导体等)和技术(电镀、化学气相沉积、高分子涂布等)；
(3) 工艺流程—— — 先通孔(via-first)或后通孔(vi-a-last)技术；
(4) 堆叠形式—— — 晶圆到晶圆、芯片到晶圆或芯片到芯片；
(5) 键合方式—— — 直接 Cu-Cu 键合、粘接、直接熔合、焊接和混合等；
(6) 超薄晶圆的处理—— — 是否使用载体。
3.2 芯片减薄
无论堆叠形式和连线方式如何改变，在封装整体厚度不变甚至有所降低的趋势下，堆叠中所用各层芯片的厚度就不可避免的需要被减薄。一般来说，较为先进的多层封装使用的芯片厚度都在 100 μm 以下。长远来说，根据目前的路线图在2010 年左右，芯片厚度将达到 25 μm 左右的近乎极限厚度，堆叠的层数达到 10 层以上。即使不考虑多层堆叠的要求，单是芯片间的通孔互连技术就要求上层芯片的厚度在 20～30 μm，这是现有等离子开孔及金属沉积技术所比较适用的厚度，同时也几乎仅仅是整个器件层的厚度。因此，硅片的超薄化工艺（<50μm）将在封装技术中扮演越来越重要的角色，其应用范围也会越来越广泛。
减薄技术面临的首要挑战就是超薄化工艺所要求的 <50 μm 的减薄能力。传统上，减薄工艺仅仅需要将硅片从晶圆加工完成时的原始厚度减薄到 300～400 μm。在这个厚度上，硅片仍然具有相当的厚度来容忍减薄工程中的磨削对硅片的损伤及内在应力，同时其刚性也足以使硅片保持原有的平整状态。
目前业界的主流解决方案是采用东京精密公司所率先倡导的一体机思路，将硅片的磨削、抛光、保护膜去除、划片膜粘贴等工序集合在一台设备内，通过独创的机械式搬送系统使硅片从磨片一直到粘贴划片膜为止始终被吸在真空吸盘上，始终保持平整状态。当硅片被粘贴到划片膜上后，比划片膜厚还薄的硅片会顺从膜的形状而保持平整，不再发生翘曲、下垂等问题，从而解决了搬送的难题。
图 5 是东京精密公司的一体机 PG200/300RM的基本配置示意图。图左的 PG 部分是磨片和抛光的集成体。通过一个带有 4 个真空吸盘的大圆盘回转台的 360°顺时针旋转，使硅片在不用离开真空吸盘的情况下就可以顺次移送到粗磨、精磨、抛光等不同的加工位，完成整个减薄的过程。这一独创的设计完全克服了磨片后硅片的严重翘曲所造成的难以搬送到抛光机的问题。同时也避免了磨片后的严重翘曲使表面损伤扩大，进而破裂的危险。
超薄化工艺的主要问题有两方面：(1) 磨片工艺产生的损伤层的去除及应力的减小；(2) 磨片工艺到划片膜张贴工艺之间各工序间硅片的传运。东京精密公司倡导的一体机解决方案，很好的解决了上述问题，并成为了量产中超薄硅片工艺的主流选择。
3.3 用于 TSV 的等离子刻蚀技术
尽管 TSV 制程的集成方式非常多，但都面临一个共同的难题，大多数情况下 TSV 制作都需要打通不同材料层，包括硅材料、IC 中各种绝缘或导电的薄膜层。刻蚀工艺是关键，减薄、晶圆分割和晶圆键合、以及测量和检测等也都是目前技术开发的热点。
等离子刻蚀是一种离子增强型化学过程，因此经常被称为反应离子刻蚀(RIE)。刻蚀系统使用RF 供电的等离子源获得离子及化学上可反应的基团。在深硅刻蚀时，使用的主要源气体是六氟化硫(SF 6 )，主要为硅的高速率刻蚀提供具有高度反应性质的自由氟等离子体。等离子中的离子经等离子与晶圆(放置晶圆的电极)间的电势差(RF 偏置)以很强的方向性朝向晶圆加速。在垂直方向上获得刻蚀速度增强的同时，为了获得高度各向异性的刻蚀效果，还需要使用附加气体来钝化保护刻蚀出的侧壁。
TSV 制作技术中首先应该做到的是刻蚀机台对不同材料刻蚀轮廓的控制。尽管可以笼统地认为TSV 应用需要制作相对高的纵横比(Aspect Ratio)，而业界对硅的深刻蚀原理和应用并不陌生，但实际上 TSV 对刻蚀的要求还是在许多方面超过了MEMS 等应用领域。比如，被刻蚀材料的复杂程度、不同的 3D IC 的应用中 TSV 通孔的分布密度、尺寸(包括深度和直径)相当宽泛的分布等等。
有两种方法可以为深硅刻蚀提供侧壁钝化保护，第一种是传统的方法，将诸如 O2 和（或）HBr等附加气体与 SF6 混在一起使用。这类稳态工艺对光刻胶的刻蚀选择比作用有限，一般需要使用二氧化硅之类的硬质掩模。第二种方法是被称为 Bosch工艺的方法，将 SF6 的刻蚀过程与诸如 C4F8 之类聚合性气体的沉积快速交替进行，可以实现对侧壁的保护。由于聚合物沉积和低 RF 偏置电压，这一工艺对光刻胶的刻蚀选择比非常高，一些情况下可以超过 100∶1。
TSV 互连尚待解决的关键技术难题之一是通孔的刻蚀，目前通常有两种方法：激光钻孔以及深反应离子刻蚀(DRIE)。激光加工系统供应商 Xsil 公司为 TSV 带来了最新解决方案，Xsil 称激光钻孔工艺将首先应用到低密度闪存及 CMOS 传感器中，随着工艺及生产能力的提高，将会应用到DRAM 中。
4 设备厂商动向
在 TSV 刻蚀设备领域，Lam Research 推出了第一台 300 mm TSV 刻蚀设备 2300 Syndion(图 6)，并已发货至客户。而 Aviza 针对 TSV 先进封装也推出了 Omega i2L 刻蚀系统，日月光(ASE)已宣布将采用此系统作为先进制程技术的研发。
IMEC 研发中心的三维芯片堆叠封装概念和其它方法的区别主要在于引入了硅通孔和铜塞，即被称作为“铜钉”的工艺(图 7 所示)。铜钉制作被安排在前道工艺(FEOL)之后、后道(BEOL)多层大马士革工艺之前。制作铜钉，最初通过等离子刻蚀一个深±15 μm、直径 3～5 μm 的硅孔，再使用一个改进的单大马士革铜工艺进行铜填充。其中，需要进行一层化学淀积(CVD)氧化层生成，作为薄膜电绝缘层和化学机械抛光(CMP)的停止层，随后还要进行 TaN 阻挡层淀积，然后该通孔通过铜电镀实现填充，再利用 CMP 除去额外的铜。在该流程之后是常规标准的 BEOL 工艺，完成硅芯片制程。
在完成晶圆制程和测试之后，晶圆被安放在一个临时衬底上，并磨薄至 10 μm 厚度。该过程中，铜钉就在晶圆背后暴露出来。
带铜钉芯片的三维堆叠需要通过一个改进的芯片管芯到晶圆的粘贴技术实现，即铜与铜直接键合。堆叠流程包括一个快速的芯片到晶圆的对准与置放过程，其后是圆片上一次完成所有的铜与铜的键合过程。该流程可以通过简单的重复来实现多层芯片的堆叠。
亚微纳技术公司(AVIZA Technology）日前宣布推出 Versalis fxP 系统(见图 8)。它是一个200/300 mm集群系统，专为利用穿透硅通孔(TSV)技术制造三维集成电路而设计。亚微纳公司在开发此类独一无二的研发用工艺整合解决方案方面处于领先地位，该技术可包含数个不同工序，包括蚀刻、PVD 及CVD，其目的是为了提供快速制造出功能性三维集成电路并加速此类产品市场投入的速度。
据 AVIZA 公司 PVD/CVD/ 刻蚀事业部营销副总裁 David Butler 介绍，对于 TSV 研发和试产，理想的方案是拥有完成 TSV 所需的四大独立关键工艺步骤的成套整合工具：TSV 刻蚀、CVD 衬垫、衬垫刻蚀及 PVD，由于能够在一个平台上将这些工艺无缝地转移到生产环境中，允许研发者连接各自独立的工艺而不破坏真空；整合系统避免了因工艺问题导致的各设备厂商反馈延迟，及时发现问题并优化、配置入生产系统，客户能够以高性价比和高效率的方式开发 TSV 制程，这在传统配置型的单一制程系统上是无法实现的。他表示，Versalis fxP平台最多能够连接 6 个加工模块，每个独立模块都经过了应用于多种产品生产上的验证，如在整芯片上的封装、MEMS 以及 Power IC 等，集合了电镀所需的 已开通孔的关键工艺。同时 Butler 表示，TSV量产时所需的最大生产力，可以通过将独立制程模
块分拆、安装在额外处理器上实现，每个模块专门负责各自独立的工艺。
应用材料公司正在努力加快 TSV 的广泛应用。TSV 的实现有多种方式，应用材料拥有通过生产验证的 300 mm 系统和工艺，能够应用于大多数TSV 制造步骤，包括掩模、刻蚀、薄膜沉积和化学机械平坦化技术。例如图 9 所示的 Applied Centura R Silvia TM 刻蚀系统就是专门为 TSV 应用而设计的高性能低成本系统。为了加快主流应用，该公司正在和其他设备厂商加强合作，包括 Semitool 公司和一些硅片引线厂商，全面定义工艺流程中相互制约的因素，降低总体成本。
使用 TSV 的产品将具有更好的性能，因此会大幅提升产品价值，从而抵消增加的制造成本。EMC-3D 协会所设定的目标成本是每片硅片 190 美元，而应用材料的目标则是将其降低到 150 美元。
应用材料公司集团副总裁、硅系统事业部首席技术官 HansStork 表示： “TSV 将是芯片设计的一次革命，它有很大的潜力将扩展到更多复杂的整合存储及逻辑应用之中。我们和其他设备厂商的合作是一种创新的商业模式，这对整个产业有利，并能帮助我们的客户解决问题。我们有能力在应用材料公司的 Maydan技术中心验证整个工艺流程，这独一无二的优势使得我们可以帮助客户降低成本、减少应用 TSV 工艺的风险。通过我们的技术以及和主要供应商的合作，我们有信心加速 TSVs的主流制造应用。”
尽管在 CMOS 图像传感器和叠层存储器领域的关键应用继续推动着三维集成技术向前发展，但从工艺设备方面来看，还未能达到值得生产的吞吐量需求。制造和填充穿透硅通孔(TSV)所用技术，包括刻蚀、电镀和化学机械抛光(CMP)等，需要表现出更高的速度以使三维集成技术更具经济效益。因此，需要针对TSV 技术的专用 CMP 浆料，刻蚀和电镀填充孔工艺设备方面，尽可能地提高速度，提供TSV解决方案。
为了延续摩尔定律的增长趋势，芯片技术已进入“超越摩尔定律”的 3D 集成时代。从 IDM 到无晶圆厂和 CMOS 晶圆厂，从外包半导体封测厂到基板与电路装配运营商，整个产业供应链都涉及在内。硅通孔 3D 集成技术(3D-TSV)将加速 CMOS 晶圆厂的合并、以及向无晶圆厂模式转变的趋势。
据市场研究公司 Yole Developpement 统计(图10)，到 2015 年，3D-TSV 晶圆的出货量将达数百万，并可能对 25%的存储器业务产生影响。2015年，除了存储器，3D-TSV 晶圆在整个半导体产业的份额也将超过 6%。
5 业界开发动向
IBM正采用渐进方式启动 3D封装技术。IBM计划采用该技术将一个微处理器与接地层连接，从而稳定芯片上的功率分布，而这将需要100 多个过孔来连接稳压器和其它无源器件。IBM 已将其 BlueGene 超级计算机中使用的定制 Power 处理器改为 TSV 封装。最终目标是采用数千个互连实现 CPU 和存储器间的高带宽连接。IBM 半导体研发中心副总裁 LisaSu 指出：TSV 可把芯片上数据需要传输的距离缩短 1 000倍，并使每个器件的互连性增加100 倍。
在英特尔和 AMD 间正在进行的 3D 封装技术博弈中，TSV 技术将成为一个重要筹码。虽然 AMD与 IBM 合作开发工艺技术，但 AMD 可能需要向IBM 申请这种封装技术的特别使用许可，这也许会发生在 32 nm 时代。英特尔计划在未来的万亿赫兹研究型处理器中采用 TSV 技术。
芯片产业研发联盟 Sematech 互连部门主管Sitaram Arkalgud 介绍说“TSV 的发展蓝图，将在下一版的《国际半导体技术发展路线图》中作为其内容的一部分发表，此举将起到促进行业达成共识的积极作用。”一旦能达成共识，业界需要解决一系列技术问题。这些问题包括：如何组合及排列 3D 芯片堆叠、如何一致性地生产和处理它们所需的超薄晶圆及如何简单地钻通并填充这些微小的过孔(孔深与孔径之比为 10:1、直径小至 90 μm)，这些曾经是 IBM 面临的主要挑战。
