[文/观察者网专栏作者潘功愚]
半个多世纪以来，全球集成电路世界经常上演“合久必分，分久必合”的戏码。在产业分工重要分水岭时间节点上经常会出现一些影响因子很高的妙语，比如：
“好汉都有晶圆厂（Realmenhavefabs）。”
上世纪80年代末，面对风起云涌无晶圆芯片设计公司（Fabless）大潮，AMD创始人杰里·桑德斯（JerrySanders）以此语回击Fabless咄咄逼人的态势，一时间舆论大哗。
时至今日，这句话可否再升级一下变成“好汉都有先进封装厂？”
不妨先来看三个有代表性的事实：
1.去年11月，在美国商务部披露计划斥资30亿美元支持先进封装，而且美国本土唯一有先进封装业务的“纯血”企业安靠（Amkor）也拿到了4亿美元的政府补贴；
2.2021年2月，英特尔新任CEOPatrickGelsinger甫一上任，就公布了“IntelIDM2.0”计划，该计划中的重要条目就是先进封装，英特尔专门拉上了IBM一起推动他们的Foveros先进封装体系。
3.台积电日前公布了“晶圆制造2.0”模式，将代工+光罩+先进封装（CoWoS）三轨并驱的发展路线系统化，章程化。
更值得注意的是，自去年11月份以来，业界不断传出风声，美国商务部BIS以及两院冷战思维浓重的议员对中国大陆蓬勃发展的先进封装产业“如坐针毡，如芒在背，如鲠在喉”，密谋出台一系列限制措施。
在这一背景下，美国国家标准及技术研究所（NIST）以及战略与国际研究中心（CSIS）先后发布报告并达成共识，认为先进封装已经成为未来十年中美半导体产业的主要厮杀场之一。
封装这样一个曾在几十年内被广泛认为是劳动密集型产业，高附加值挖掘潜力低的环节，如今迎来翻身时刻？
在外包封测环节，中国市场份额高过美国6个百分点（CSIS，2021）
华为海思，全球先进封装的先驱者
先进封装，何为“先进”？显然不同时代对这一词的定义不同，多年前，对于直插式（DIP）和表贴式（QFN）等封装类型来说，焊球阵列（BGA）倒装封装类型无疑属于先进类型。
我们今天谈论的先进封装，是单芯片晶体管架构以及多芯片互联多重因素作用的结果，也是从平面到立体化技术演进的必然。
而促成先进封装得以快速发展的，并非由于制造端二次演进分化下的下游封装测试工厂（OSAT）推动，而是由代工厂来主导，个中缘由并不复杂——只有纯代工厂才能接触到最前沿的芯片设计理念，最能体会在技术层面需要克服的“阿喀琉斯之踵”。
十多年前，台积电团队应该就已经发现，在平面2D封装体系下，随着逻辑芯片和存储芯片之间的数据传输量越来越大，整个芯片传输速度和功耗的利用率越来越低，那么，有没有办法将逻辑芯片和存储芯片贴合得更紧，把引线线宽缩小，从而极大地优化传输速度和功耗？
于是，取代传统封装基板的硅中介层横空出世，Interposer也霎时间成为符合先进封装最标配的内涵指标。
目前在鸿海集团担任半导体策略长的蒋尚义就曾透露，全世界第一个大胆采用台积电硅中介层CoWoS技术的芯片厂，并非目前和台积电一损俱损一荣俱荣的英伟达，而是当时踏入芯片圈不久的华为海思。海思在2014年就对CoWoS做了整体性评估，包括成本和良率等等，决定勇于当先。
彼时，华为海思经常以一种倔强的身影存在于全球Fabless大潮中。多年后以不断探索勇于创新的莽劲杀进了全球设计公司的前七，外界普遍推论，如果不是美国的强力打压，海思直至今日应该都能将牢牢占据全球设计类公司前三的位置。
在华为海思和台积电的双向奔赴的过程中，也可以体会到为何推动先进封装的主要力量来自纯代工厂而非封测厂，前者毕竟有更大的资金池和容错空间，这对一项新兴技术的上马和落地至关重要。
CoWoS（ChiponWaferonSubstrate）是一种2.5D/3D封装技术，可以拆成两部分来看，CoW（ChiponWafer）指的是晶圆堆叠，WoS（WaferonSubstrate）则是将堆叠的晶圆封装在基板上。而AIGPU上的必需的高带宽内存（HBM）和CoWoS技术是相辅相成的。
HBM的高密度连接和短电路设计要求借助CoWoS这类2.5D封装技术才能实现，这在传统PCB或封装基板上难以完成的。
华为海思敢为天下先，还有一个重要原因是他们是国内最早尝试Chiplet的厂商之一。
根据台积电公开资料，2014年海思与其合作的64位Arm架构服务器处理器Hi16xx（据查应该为海思第三代服务器处理器16nm鲲鹏916，正式型号Hi1616，正式发布于2015年，2019年初随着920系列的推出，华为将该系列更名为鲲鹏），采用台积电异构CoWoS3DIC封装工艺，将16nm逻辑芯片与28nmI/O芯片集成在一起，实现了具有成本效益的系统解决方案，这可以视为早期Chiplet实践。
根据华为的另一份公开发表的论文，海思2019年量产的第四代服务器处理器鲲鹏920(7nm制程，正式型号Hi1620)，通过采用Chiplet技术，将7nm逻辑芯片与16nmI/O芯片等集成在SoC中。
之后，国家知识产权局官网曝光了一份华为海思芯片堆叠技术的发明专利图，利用3DMCM封装的芯片基于Chiplet技术叠加在一起使用，解决性能、面积和成本问题。
这与华为轮值董事长郭平在后来的年度报告发布会上透露的“未来可能会采用多核结构的芯片设计方案，以提升芯片性能”，“用面积换性能，用堆叠换性能”的策略高度一致。尽管华为在先进制程的道路上遇阻，但是Chiplet将继续成为其逆境中的突破口之一。
